TL;DR

随着量子纠错（QEC）从表面码向更高效的 qLDPC（量子低密度奇偶校验）码演进，经典的解码资源（如 CPU/GPU）正面临前所未有的压力。本文介绍的 Arqade 框架，首次实现了对任意 qLDPC 码预解码器的自动化构建。它能“过滤”掉 90% 以上的简单错误，使后端昂贵的解码器利用率降低数千倍，并在 4K 低温功耗预算内支持数十万个逻辑比特的并行处理。

1. 痛点：被忽视的经典资源“通货膨胀”

在通往容错量子计算（FTQC）的道路上，学术界一直关注归根结底的物理比特转化效率。qLDPC 码因其极高的编码率被寄予厚望，但人们往往忽略了一个致命瓶颈：经典预处理压力。

与表面码可以使用高效的 MWPM（最小权重完美匹配）不同，通用的 qLDPC 码通常需要 BP-OSD（信念传播+排序统计解码）。OSD 涉及昂贵的矩阵求逆，这导致即便是一台高性能 HPC 也很难实时支撑成千上万个逻辑比特的解码需求。现有的预解码方案（Predecoding）大多是为表面码“手工定制”的，无法应对 qLDPC 码中复杂的长距物理交互。

2. 核心直觉：错误稀疏性的跨码普适性

作者观察到，尽管 qLDPC 码的结构千差万别，但在真实的物理噪声环境下，绝大多数错误仍然是“稀疏”的（即长度为 1 的局部错误）。这意味着，我们不需要每次都动用 BP-OSD 这种“大杀器”，完全可以用极廉价的组合逻辑在第一层过滤掉这些噪声。

3. Arqade 架构解析：从探测器模型到流水线硬件

Arqade 的核心在于将解码任务抽象为预解码原语（Predecoding Primitives）。其构建流程如下：

1. 自动原语提取：直接从 Stim 的探测器错误模型（DEM）中提取所有的长度-1 错误边。
2. 双重剪枝限制复杂度：
   • 时间尺度冗余清理：消除不同综合征测量轮次间的重复原语。
   • 复合原语过滤：如果一个大错误可以被几个小错误组合表示，则将其剔除。
3. 冲突图着色（Graph Coloring）：这是本文最精彩的设计。由于不同的原语可能操作同一个综合征比特（引发 Data Hazard），Arqade 将其建模为图着色问题，使用 SMT 求解器寻找最短的硬件流水线深度。

图 1: Arqade 通过图着色将相互冲突的原语分配到不同的流水线阶段，实现最大并发。

4. 实验战绩：让 BP-OSD 减负

Arqade 在多种 SOTA qLDPC 码（如 Bivariate Bicycle 码, RQT 码）上进行了验证：

• 效率惊人：在物理错误率 $10^{-3}$ 时，平均覆盖率超过 90%，最高可将后端解码器调用频率降低 3,963x。
• 精准打击 OSD：特别针对最耗时的 OSD 步骤，Arqade 帮助减少了 72.71% 的计算负载。
• 硬件可扩展性：在希林斯 ZCU102 FPGA 上，Arqade 仅占用微量资源（<1.5%），单块板卡即可支持 1200 个逻辑比特。

图 2: Arqade 在各种 QEC 码下的 LER 和覆盖率表现。可以看出，其逻辑错误率（蓝色）几乎与纯全局解码器持平。

5. 深度洞察：预解码的“安全卸载”

Arqade 最具启发性的结论在于其流水线阶段的可修剪性。实验发现，移除 30% 最不常用的流水线阶段，仅会造成约 5% 的覆盖率损失，但可以减少 36% 的功耗且完全不影响逻辑错误率（LER）。这种“优雅降级”特性，使得量子系统架构师可以根据低温制冷机的热预算，精确调整解码硬件的规模。

6. 总结与局限

Arqade 弥补了量子信息理论与计算机体系结构之间的鸿沟。它告诉我们，解码器不应只是一个运行在主机上的算法，而应是紧贴量子芯片、具备层级结构的集成系统。

局限性：目前 Arqade 主要针对长度为 1 的错误。虽然这已经涵盖了绝大部分场景，但对于更高阶的错误聚类，依然依赖后端解码器。未来将 Arqade 与神经网络解码器或自适应调度结合，将是实现百万比特纠错的终极利器。