什么限制了3D NAND闪存的未来微缩？

光刻为何不再是主要限制

过去十年的大部分时间里，3D NAND的密度提升来自四条基本独立的微缩路径协同作用：字线层的垂直堆叠、阵列的横向平面划分、每单元比特数的逻辑微缩，以及架构或封装方案。论文指出，当前世代产品的面密度已接近28 Gb/mm2，而这来自这四条路径的相互作用，而非任何单独一条。

论文认为这一轨迹正在改变。当层数接近千层量级时，约束从图形化转向电荷输运、变异性、可靠性以及不断缩小的工作裕度。作者将此描述为类似后摩尔时代逻辑的转变：性能不再受图形化限制，而受输运、变异性和能效限制。这一判断是论文的核心主张，而非实测器件结果。

连续氮化物层导致电荷流失

在电荷俘获闪存中，电荷存储在氧化物-氮化物-氧化物叠层内的氮化硅层中，多个单元沿圆柱形多晶硅沟道垂直排列。与存储节点物理隔离的浮栅器件不同，这层氮化物在一条串中的所有单元之间是连续的。论文正是由于这种连续性允许俘获电荷通过扩散和陷阱间输运重新分布，才将横向电荷迁移认定为现代3D NAND的主导可靠性约束。

驱动力是相邻字线之间的内部电场梯度，在已编程单元紧邻已擦除单元时最为显著。论文指出，即使电荷发生很小的位移，也会引起可测量的阈值电压漂移，因为每个单元的绝对存储体积随每一代微缩而减小。随着z方向间距缩小，俘获区之间的物理间隔减小，电场分布变得越来越不均匀，导致早期保持力损失和邻单元干扰增强，在状态裕度本就狭窄的TLC和QLC模式下尤为明显。

论文指出，陷阱层分段等架构方法和阈值电压逼近等算法技术可以缓解电场梯度，但无法完全抑制底层输运机制。论文由此得出结论：横向电荷迁移是连续电荷俘获概念的根本限制，而具有本征受限极化翻转的铁电存储恰好适合克服它。

耦合、干扰与输运叠加压缩裕度

相邻单元之间的静电耦合是激进z方向微缩的第二个后果。随着字线间距减小，编程和读通过偏置产生的边缘场会扰动相邻单元的沟道电势，而没有直接衬底参考的浮体多晶硅沟道尤其容易受到影响。论文报告这表现为编程干扰和读通过引起的阈值电压漂移，在受害单元处于擦除状态时，相邻字线之间的影响最强。

读干扰的严重程度随堆叠层数增加而上升。在一次读取中，所有未选中单元必须被偏置在约6至8 V的通过电压以维持沟道导通，反复施加会在隧穿氧化层上累积电场应力，使从未被直接写入的单元逐渐注入电荷。论文指出，这一机制对主动存储和存内计算工作负载尤为重要，因为它们的读取频率比冷存储层级高出数个数量级。

串电流退化是另一项独立的输运约束。随着NAND串中单元数量增加，多晶硅沟道的串联电阻成比例上升，导致总读取电流饱和。在长串中，这会压缩已编程状态之间的电流间隔，减小用于区分多级阈值电压分布的灵敏放大器裕度。多晶硅沟道中以晶界为主导的导电通过载流子散射和陷阱辅助输运进一步加剧这一效应。论文指出，子块划分和双叠层键合等架构缓解措施可以缩短有效串长，但代价是额外的选择晶体管、工艺步骤和芯片面积。

热效应与变异性收紧阈值窗口

高堆叠3D NAND在工作时表现出明显的热不均匀性。由于多层氧化物-金属叠层热导率低，焦耳热耗散不均匀，在堆叠高度上产生数开尔文的温度梯度。长串中心附近的单元比两端单元经历更高的局部温度，导致阈值电压、保持力和读取电流出现位置相关漂移。

论文指出，这种自热会叠加跨温度效应：在一个环境温度下编程、在另一个温度下读取，会使阈值电压分布相对固定读取参考发生偏移。这种组合热扰动随每一层增加而加剧，在状态裕度本已极小的QLC器件中尤为严重。

电荷俘获NAND还必须应对一系列不断扩大的变异性来源，它们压缩可用的阈值电压窗口。本征随机性源于微缩单元中存储的电子数量很少，使阈值电压对单个俘获或去俘获事件敏感。论文将横向电荷迁移和阈值电压窗口塌缩认定为最根本的限制，因为它们直接约束保持力和多级工作，而这两项属性最终决定每一种NAND应用。静电耦合、读干扰和输运退化则叠加在这些主要瓶颈之上。

为何单一器件路线无法服务所有层级

论文的核心论点是NAND需求并非单一，而这种异质性排除了任何单一微缩策略。超大规模数据中心的冷存储要求最大比特密度和长期保持力，访问频率低。用于AI训练和推理的主动存储则要求在持续循环下保持稳定吞吐量和稳健耐久性。高带宽闪存和大加速器内存等新兴范式将NAND与计算共同封装以减少数据搬运开销，而存内计算架构则把NAND阵列本身改造成计算基底。

每个层级对耐久性、保持力、工作电压、变异性和带宽提出不同、有时甚至相互竞争的要求。论文指出，某些层级还可能偏好根本不同的工作模式：冷存储继续受益于激进的多级微缩，而对延迟敏感的推理缓冲区可能越来越偏好类SLC工作模式，以最大化读取速度、感测裕度和服务质量。

作者因此认为，维持NAND微缩需要按应用协同优化，而非单一器件路线图。在这一框架下，传统电荷俘获闪存、铁电存储、替代沟道材料和系统级集成最好被视为面向数据中心计算不同层级的互补方案。

铁电与沟道层干预针对特定瓶颈

论文提出的是一个干预层级体系，而非彻底取代电荷俘获闪存。在存储机制层面，采用BOXCUT架构的铁电栅极叠层直接针对电荷离域和裕度塌缩这两个主导瓶颈，将Fe-NAND定位为主动存储和存内计算层级的使能技术。这是作者提出的路径，而非已实现的生产结果。

在沟道层面，二维半导体和非晶氧化物半导体被视为消除晶界输运限制的途径，这些限制约束了千层多晶硅沟道中的串电流。论文指出，这一输运约束直接推动了对具有更高迁移率且不受晶界散射影响的替代沟道材料的需求。

在系统层面，高带宽闪存和大加速器内存缓解日益限制AI工作负载的数据搬运瓶颈，而存内计算则把NAND阵列本身改造成计算基底。论文始终将电荷俘获闪存保留为高密度冷存储的成本优化基线，因为其制造成熟度无可匹敌。

仿真需从原子尺度贯通到系统可靠性

要评估铁电栅极叠层与IGZO沟道组合能否满足特定应用层级的耐久性、保持力和变异性目标，以及其工艺集成是否兼容现有电荷俘获闪存生产线，需要从原子尺度计算经器件TCAD到系统级可靠性预测的无缝流程。论文称这种多尺度集成为其倡导的协同设计框架的必需条件，而非仅仅便利。

机器学习正日益与这一仿真层级交织。论文描述了从用于基于区域纠错的同质存储区无监督聚类，到编程干扰行为的监督模型，再到基于神经网络的单元编程和陷阱能级分布优化等一系列应用。这些AI辅助方法以显著更低的计算成本复现完整TCAD仿真的预测精度，加速下一代器件的设计周期。

论文将中尺度陷阱输运模型的现有空白，以及机器学习代理模型跨工艺节点迁移能力有限，列为NAND领域最紧迫的技术挑战之一。这些空白限定了所提出的协同设计框架目前能被评估到的程度。

组合式分层才是论文的真正结论

论文的收尾立场是：没有任何单一创新足够，也没有任何单一应用能定义需求。在实践中，它预期未来NAND将作为一个组合演进：用于冷数据的高密度多级电荷俘获存储、用于延迟敏感推理层级的类SLC工作模式，以及在裕度、电压或计算功能成为主导设计约束时采用铁电NAND和先进沟道材料等新兴器件。

这篇论文中最具决策相关性的区分，不是哪种机制单独来看最糟，而是每种机制服务于哪个层级。横向电荷迁移和阈值电压窗口塌缩被认定为最根本的限制，因为它们约束保持力和多级工作，这正是论文将铁电存储分配给主动存储和存内计算层级而非冷存储的原因。串电流退化推动了对千层多晶硅沟道采用替代沟道材料。读干扰在读取频率比冷存储层级高出数个数量级的地方最为重要。

论文还勾勒出NAND角色的转变：它认为NAND将从被动仓库演变为计算数据通路中的主动元件，存储、输运和计算日益共址。这一主张是作者的前瞻性解读，论文将其作为Perspective论点提出，而非实测结果。它留给读者的实际判断标准是按层级区分：将存储机制、沟道材料和集成方案匹配到特定数据中心层级的耐久性、保持力、电压和带宽需求，而不是假设单一器件路线图能把它们全部带入千层量级。

本文引用的文献