[IEDM/VLSI] 4nm FinFET 逻辑工艺下的新突破：无需额外成本的超高密度 1T CRRAM

TL;DR

研究人员在 TSMC 4nm FinFET 平台上成功开发出一种接触孔阻变存储器 (Contact RRAM, CRRAM)。该技术的精髓在于：它不需要任何额外的掩模（Mask）或工艺步骤，直接利用标准逻辑工艺中的接触孔形成存储层。单元面积仅为 0.0103μm²，且具备极高的可靠性和读写速度，是未来高性能 SoC、AI 推理芯片和超级计算机（HPC）嵌入式存储的理想选择。

1. 痛点：嵌入式存储的“摩尔定律”瓶颈

在先进工艺节点（如 5nm, 4nm 及以下），嵌入式闪存（eFlash）由于缩放限制已难以为继。虽然 RRAM（阻变存储器）被寄予厚望，但传统 RRAM 方案通常需要：

• 额外掩模：增加光刻步骤，大幅推高芯片成本。
• 复杂集成：在金属层之间插入 TMO 电容器，会导致结构复杂，甚至影响逻辑器件的良率。
• 尺寸瓶颈：难以匹配 FinFET 极小的器件间距。

本文通过一种“教科书级”的创新思路解决了这一难题：既然每个晶体管都需要接触孔（Contact），为什么不直接把存储层做在接触孔里？

2. 核心机制：借力打力，化“接触”为“存储”

该方案被称为 1T CRRAM（1-Transistor Contact RRAM）。

架构解析

• 器件构成：由一个标准的 n 型 4nm Core FinFET 作为选通管，利用其 Drain 端的接触孔（Contact）作为存储节点。
• 材料创新：通过调整接触孔的刻蚀深度和比例，在 Ti 硅化（Silicidation）和 ALD（原子层沉积）ILD 过程中，于金属钨（W）顶电极和硅衬底底电极之间，自然形成一层 Ti 基氧氮化物 (Ti-based oxynitride)。这层薄膜正是实现阻变效应（Resistive Switching）的关键。

图 1：FinFET 接触孔 TMO 形成流程与 TEM 截面分析

3. 实验表现：高性能与高可靠性的结合

研究团队在 TSMC 4nm 平台上进行了详尽的测试，结果令人印象深刻：

• 读写速度：Set 操作（置位）仅需 200ns，在大规模阵列操作中表现出极佳的响应效率。
• 对比度：利用特定的原子层刻蚀（ALE）工艺控制，当接触孔宽度为 20nm 时，可以获得超过 10 倍的 On/Off 比，确保了逻辑判断的鲁棒性。
• 耐用性 (Endurance)：在 ISPP 算法优化下，循环寿命超过 10,000 次，且无明显的读取窗口缩小。

图 2：Set/Reset 操作时间特性，展示了纳秒级的读写潜力

4. 深度洞察：为什么 4nm CRRAM 能改变游戏规则？

1. 完全零成本集成：这是工业界梦寐以求的特性。对于代工厂而言，这意味着不需要采购昂贵的特殊设备；对于设计公司而言，这意味着可以在不改动主流逻辑设计流的前提下，直接嵌入非易失性存储。
2. 物理尺寸的极致利用：0.0103μm² 的单元面积。由于它直接复用了 FinFET 的接触孔空间，这种缩放能力将直接延续到未来的 NSFET (纳米片晶体管) 工艺中。
3. 稳定性：150°C 高温下 1008 小时的 Retention 测试证明，尽管其结构极其细微，但其热稳定性完全达到了工业级 SoC 的应用要求。

5. 局限性与展望

虽然 10K 次的循环寿命对于代码存储（Code Storage）或部分 AI 权重存储已经足够，但相比于 SRAM，其擦写寿命仍有差距，无法完全替代需要频繁读写的数据缓存。

未来展望：随着工艺向 2nm 甚至更先进节点迈进，这种利用“寄生”或“接触”结构实现存储的新思维，将成为打破内存墙（Memory Wall）的关键路径。它不仅是存储技术，更是先进 CMOS 制造工艺的艺术延伸。

关键词：4nm FinFET, RRAM, TSMC, 嵌入式存储, 集成电路制造